Código VHDL da implementação hardware/software da convolução
- Parte do sistema atribuída a cada FPGA 1:4 da implementação hardware/software da convolução [proc_convol.vhd]
- Protótipos de funções [lib_hw.vhd]
- Módulo que gera os sinais de controlo envolvidos na leitura (escrita) de (para) uma FPGA através do barramento PCI [interface_ctl.vhd]
- Módulo que define a interface com uma FPGA [interface.vhd]
- Máquina de estados que controla a execução da parte do sistema atribuída a cada FPGA da implementação hardware/software da convolução [fsm.vhd]
- Multiplicador de aw-bits x bw-bits com sinal, optimizado relativamente ao desempenho [mult8x8.vhd]
- Somador de w-bits com sinal e saída registada [s_r_add8.vhd]
- Subtractor de w-bits com sinal e saída registada [s_r_sub.vhd]
- Multiplicador de aw-bits x bw-bits sem sinal, optimizado relativamente ao desempenho [u_mult8x8.vhd]
- Somador de w-bits sem sinal e saída registada [ur_add8.vhd]
- Subtractor de w-bits sem sinal e saída registada [ur_sub8.vhd]
- RAM de 208 palavras de 8-bits, definida com módulos RAM32X1S e RAM16X1S duma biblioteca da Xilinx. [ram208x8.vhd]
- RAM de 80 palavras de 16-bits, definida com módulos RAM32X1S e RAM16X1S duma biblioteca da Xilinx. [ram80x16.vhd]
- Contador de w-bits, decrescente, com valor inicial programável e que pára quando a saída atinge zero [cnt_dwn_1vez.vhd]
- Flip-flop D com sinal de habilitação do relógio [ffd_ce.vhd]
- Flip-flop D com sinal de habilitação do relógio e reset assíncrono [ffd_ce_rst.vhd]
- Flip-flop D com reset assíncrono e set síncrono [ffd_rst_sset.vhd]
- ROM de 16 palavras de 6-bits gerada com a ferramenta LOGIBLOX da Xilinx [rom16x6.ngc]
- Condicionalismos físicos definidos pelo projectista [fpga.ucf]
Copyright © 2001, António J A Esteves.
Última alteração: 15 de Julho 2001