Código VHDL da implementação hardware/software do algoritmo DES
- Estágio 0, ou partição HW1, do algoritmo DES implementado com 4 estágios de pipeline
[DESmedium_synth0.vhd]
- Núcleo do algoritmo DES
[DESmedium.vhd]
- Máquina de estados que controla a execução da parte do sistema atribuída à FPGA 0
(estágio 0 ou partição HW1) na implementação hardware/software do algoritmo DES
[fsm0.vhd]
- Módulo que gera os sinais de controlo envolvidos na leitura (escrita) de (para) uma FPGA
através do barramento PCI
[interface_ctl.vhd]
- Módulo que define a interface com uma FPGA
[interface.vhd]
- Contador de w-bits, decrescente, com valor inicial programável e que pára quando a saída atinge zero
[cnt_dwn_1vez.vhd]
- Flip-flop D com sinal de habilitação do relógio
[ffd_ce.vhd]
- Flip-flop D com sinal de habilitação do relógio e reset assíncrono
[ffd_ce_rst.vhd]
- Registo com Flip-flops D e sinal de habilitação do relógio
[registerD_ce.vhd]
- Registo com Flip-flops D, sinal de habilitação do relógio e reset assíncrono
[registerD_ce_rst.vhd]
Copyright © 2001, António J A Esteves.
Última alteração: 15 de Julho 2001