Esta página desponibiliza um conjunto bastante variado de layouts realizados no L-edit, e faz a análise dos mesmos. Paralelamente, apresenta também alguns layouts realizados no MAX para comparação. Pretende-se exemplificar que existem muitas soluções de layout para cada função lógica e ilustrar a existência, por vezes, de mais do que 1 contacto/via de interligação em cada nó.

*Design Rules
    Para que um layout seja fabricável é necessário que cumpra as chamadas regras de desenho. Estas dependem da tecnologia de fabrico na qual o chip vai ser fabricado. Assim, todos os editores de layout - no caso do editor do UMLe é o ficheiro .RUL do projecto .UMLe - tem acesso a uma configuração da tecnologia de fabrico. O L-Edit permite usar por exemplo a tecnologia definida no ficheiro MOSIS_DR.tdb (Illustration of Scalable CMOS Design Rules disponíveis no MOSIS). Nas aulas, usamos o default presente no ficheiro mORBn20.tdb do L-edit (Technology: 2.0 micron N-Well (Lambda = 1.0um, Technology = SCNA)). As regras de desenho usadas para obter os layouts no MAX, estão definidas no ficheiro mmi25.source e correspondem a uma tecnologia 0.25 micron.
    No site, ou no Help do Add-in DRC e DRC Box do UMLe UEDK, consulta exemplos dos <<tipos de regras de drc.>>

Índice de Layouts
1. Inversores (as layers usadas nas figuras - tecnologia com DOIS metais - estão indicadas no Inv1a  e no  Inv1b)
2. Transmission Gates
3. Nands
4. Nors
5. Nand vs. Nor
6. Memories
7. Multiplexers
8. Exemplos de construção de layouts

Inversores

-Aqui podemos observar algumas variantes de layouts de inversores constituídos por dois transístores. Verificamos que o inversor Inv1a e Inv1b são semelhantes, mas, no segundo, estão incluídos os contactos de polarização do substrato e do poço NWELL, bem como uma via ligando metal1 ao metal2 através do qual é conduzida a saída. O Inv3 e o Inv5 representam outros layouts alternativos para inversores CMOS. O Inv5 inclui os contactos de polarização.
imagens
L-Edit: (Inv1a.gif   Inv1b.gif  Inv3.gif  Inv5.gif)
+MAX: (Inv1a  Inv5)

-Aqui está representado um inversor, Inv2, com 4 transístores (2 pMOS em paralelo, em série, com 2 nMOS em paralelo). Neste layout pode-se observar os contactos de polarização.
Image
L-Edit: (Inv2.gif)
+MAX: (Inv2)

-Aqui está representado o layout de dois inversores (Inv4a e Inv4b). O Inv4a representa um inversor que possui múltiplos contactos de interligação. O Inv4b apresenta um layout de dois inversores, do tipo do Inv4a, em cadeia. Notar que o facto de se utilizarem múltiplos contactos beneficia o fluxo de corrente e evita o aparecimento de hot spots. Notar ainda que em ambos os layouts, os transístores pMos são maiores que os nMOS, isto permite aproximar o ganho de transcondutância dos transístores (alarga-se o canal dos pMOs cujos portadores,lacunas, tem mobilidade inferior).
Imagens (Inv4a.gif   Inv4b.gif)

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Transmission Gates

-Aqui são apresentados dois layouts de transmission gates, em que no primeiro, TG1, os sinais Control e Control-Bar (correspondentes aos segmentos de poly) estão alinhados. No segundo layout, TG2, os sinais Control e Control-Bar estão dispostos paralelamente.
Imagens
L-Edit: (TG1.gif   TG2.gif)
+MAX: (TG1)

Nands

-Aqui está representado o layout de uma NAND (CMOS) de 2 entradas, Nand3.
Image (Nand3.gif)

-Aqui estão alguns layouts de NANDS de 4 entradas. O Nand1a corresponde ao layout de uma NAND CMOS, o Nand1b é semelhante, mas inclui também os contactos de polarização. O Nand2 representa o layout de uma NAND dinâmica de 4 entradas.
Imagens
L-Edit: (Nand1a.gif   Nand1b.gif  Nand2.gif)
+MAX: (Nand1b)

Nors

-Aqui está o layout de um NOR CMOS de 2 entradas.
Imagem
L-Edit: (Nor1.gif)
+MAX: (Nor1)

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Nand vs Nor

-Aqui pretende-se evidenciar a dualidade estrutural e funcional existente em dois layouts concretos, de uma Nand e de um Nor. O que acontece é que a Nand representada tem, face ao Nor, uma estrutura geométrica semelhante. Se invertermos a Nand e colocarmos difusão n onde existia difusão p e vice-versa, obteremos o layout correspondente ao Nor. Isto está de acordo com a dualidade observada nos esquemáticos dos dois circuitos (uma Nand é representada pelo paralelo de dois pMOS ligados a dois nMOS em série, e um Nor pode-se representar pela série de dois pMOS ligados a dois nMOS em paralelo), mas atenção, pois embora as representações em esquemático possam ser duais (em termos funcionais ou estruturais), os layouts correspondentes a esses circuitos não o são necessariamente. Note-se que os layouts não necessitam de ter uma estrutura geométrica dual para preservarem a dualidade funcional.
Imagem (NandvsNor.gif)

Memories

-Aqui está o layout de uma célula de memória dinâmica composta por 3 transístores nMOS. Note-se que está também representada a polarização do substrato. Neste exemplo utilizam-se Active contacts, Poly contacts e Vias assim como os metais: Metal1 e Metal2.
Imagem
L-Edit: (memory1.gif)
+MAX: (memory1)

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Multiplexers

-Aqui está o layout de um multiplexer de 4 entradas baseado em transmission gates CMOS. Notar que as redes de dispositivos n e p (cada uma composta por 8 transístores), têm uma disposição idêntica.
Imagem
L-Edit: (4Muxa.gif)
+MAX: (4Muxa)

- Aqui estão representados 3 layouts diferentes, embora semelhantes, de um multiplexer de 4 entradas. Notar que as variáveis no poly estão dispostas verticalmente, enquanto que as variáveis no metal1 estão dispostas horizontalmente. Reparar que no primeiro layout se utilizou metal1 verticalmente, para ligar as saídas dos transístores à saída do multiplexer, com o prejuízo de se interromperem os canais para a passagem de metal1. Nos outros dois layouts, utilizou-se poly e metal2 para realizar essas ligações mantendo-se os canais livres para a passagem de metal1.
Imagem (4Muxb.gif)

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Exemplos de construção de layouts, partindo do esquemático, com auxílio de etiquetas.

- Associando uma etiqueta (#i) a cada ponto relevante dos transístores no esquemático (source, drain e gate), torna-se mais fácil passar à construção do layout respectivo, pois permite ao desenhador saber se o seu layout é ou não válido, isto é, se a representação funcional do esquemático e do layout é, efectivamente, a mesma. Por outro lado, o recurso a etiquetas facilita a interpretação de um layout.
  Apresentam-se de seguida como exemplos, um Inversor e uma Nand de 2 entradas:

  1. Inversor
  Neste caso verificamos que o pMOs está com o dreno ligado a VDD (#1), podendo-se observar no layout que a ligação é efectuada por metal1, e que este tem a fonte ligada ao dreno do nMOS, o que é representado no layout com duas etiquetas iguais (#2). A etiqueta #4 representa a fonte do nMOS que se liga a VSS por metal1.
Imagem (inv_etiq.gif)

  2.Nand de duas entradas   2.Nand de duas entradas
  No caso da Nand, o método é o mesmo. Repare-se que as etiquetas #2, #5 e #7 representam a mesma variável (/AB), correspondendo à ligação das fontes dos dois pMOS ao dreno de um dos nMOS. Note-se que a gate de cada pMOs está ligada à gate de um dos nMOS (#3 e #6). O nMOs cujo dreno se liga às fontes dos pMOs tem a sua fonte ligada ao dreno do outro nMOS (#8). Este, liga-se a VSS pela fonte (#9).
Imagem (nand_etiq.gif)


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